YuhangQ/atpg-ls
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YuhangQ 421d533c4a 动态调整STEM_INC
2023-03-09 13:49:18 +08:00
bench_test
增加测试脚本
2023-03-09 03:31:16 +00:00
benchmark
增加结果
2023-03-09 12:58:14 +08:00
exp_result
python脚本只统计不运行
2023-03-09 05:45:39 +00:00
ISCAS85
更新数据集
2023-02-24 12:08:28 +08:00
ITC99BENCH
更新数据集
2023-02-24 12:08:28 +08:00
report
python脚本只统计不运行
2023-03-09 05:45:39 +00:00
_c6288.txt
最初版本完工
2023-02-23 11:00:24 +08:00
.gitignore
增加结果
2023-03-09 13:17:53 +08:00
atpg
python脚本只统计不运行
2023-03-09 05:45:39 +00:00
c432.bench
完成了读入部分和电路数据结构的设计和实现
2023-02-11 21:52:59 +08:00
c432.report
修复了旧版的BUG
2023-03-03 07:33:14 +00:00
c6288.bench
最初版本完工
2023-02-23 11:00:24 +08:00
check.log
python脚本只统计不运行
2023-03-09 05:45:39 +00:00
circuit.cpp
增加测试脚本
2023-03-09 03:31:16 +00:00
circuit.h
动态调整STEM_INC
2023-03-09 13:49:18 +08:00
crun
完成 flip 的逻辑
2023-02-19 19:42:50 +08:00
gate.cpp
计算出错误传播的长度
2023-03-06 11:05:30 +00:00
ls.cpp
动态调整STEM_INC
2023-03-09 13:49:18 +08:00
main.cpp
gate 增加了 level 字段
2023-03-09 02:51:10 +00:00
makefile
最初版本完工
2023-02-23 11:00:24 +08:00
parser.cpp
最初版本完工
2023-02-23 11:00:24 +08:00
README.md
first commit
2023-02-11 19:09:08 +08:00
res.txt
更高效的文件解析
2023-02-12 16:22:32 +08:00
run_exp.py
python脚本只统计不运行
2023-03-09 05:45:39 +00:00
simulator.cpp
计算出错误传播的长度
2023-03-06 11:05:30 +00:00

README.md

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Description
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Readme 129 MiB
Languages
Verilog 49.1%
C++ 46.1%
Makefile 4.2%
Python 0.4%
Shell 0.2%